Stage amélioration d'un algorithme de compression d'image sur FPGA F/H

Description de l'offre

Stage amélioration d'un algorithme de compression d'image sur FPGA F/H

Company : Safran Electronics & Defense

Job field : Electronics & Automation

Location : Eragny-sur-oise , Ile de France , France

Contract type : Internship / Student

Contract duration : Full-time

Required degree : Master Degree

Required experience : First experience

Spoken language(s) :

English Fluent

# ERA-24-DT-CISG-161617-147313

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Job Description

Votre mission sera de développer une série d'améliorations d'un algorithme de compression d'image déjà existant dans un FPGA. Vous aurez à implémenter ces optimisations, les simuler et les vérifier sur cible.

Complementary Description

Les missions principales :

• S'approprier le fonctionnement de l'algorithme actuel

• Développer les améliorations qui ont été pensées et, dans le cas échéant, en proposer de nouvelles

• Développer des scripts de vérification et d'utilisation (Matlab de préférence, python)

• Simuler et vérifier le fonctionnement de l'algorithme amélioré

• Produire une documentation associée

Job Requirements

Vous êtes en dernière année d'une école d'ingénieur dans un cursus à dominante électronique.

Des bases dans un langage HDL (VHDL / System Verilog) et une capacité à utiliser un langage script tel que Matlab ou Python sont attendues.

L'aptitude à comprendre un développement déjà existant et l'adapter, la force de proposition dans les choix techniques seront évaluées.

Specificity of the job

N.A

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21 avenue du Gros Chene95610

Eragny-sur-oise

Ile de France France

Safran is an Equal Opportunity Employer

All qualified applicants will receive consideration for employment without regard to race, color, sex, sexual orientation, gender identity, religion, national origin, disability, veteran status, or other legally protected status.